基于单片集成锁相环路芯片CX72300实现宽频带低噪声频率合成器的设计

频率源是现代射频和微波电子系统的心脏，其性能直接影响整个电子系统。随着无线电技术的发展，人们提出了各种各样的频率源的设计方案。大的来分，分两类：自激振荡源和合成频率源。常见的自激振荡源有晶体振荡器、腔体振荡器、介质振荡器、压控振荡器等，虽然这些振荡源在相位噪声，频率范围，频率稳定度等技术指标上，有着这样那样的缺点，但它们是第二类高质量合成频率源的基础和依据。第二类－合成频率源，按合成方案来分主要分为三种：直接模拟式合成、锁相式合成和直接数字式合成。这些方法方案各有优缺点，但是互相结合，基本上满足了现在各种性能要求的频率源。

设计概述

锁相式频率源具有输出频率高，频率稳定度高、频谱纯、寄生杂波小及相位噪声低等优点。本方案就是利用小数分频的锁相环，来实现一个宽频带低噪声的频率合成器，实现0～1GHz的低噪声正弦波信号。

0～1GHz的信号，相对带宽很宽，直接用锁相环是没法实现的，从压控振荡器的原理来讲，就根本找不到这样的一款压控振荡器。但是，结合直接模拟合成器原理，就可以找到这样一个巧妙方案。该方案可以分成四个模块来实现。如下图所示。2～3GHz信号的产生模块，本振信号（2GHz）的产生模块，混频模块和控制模块。

通过上面的图，可以看出，通过两个锁相环路产生了两个高分辨率，低相位噪声，同相对频率稳定度的频率信号，然后，通过混频滤波来实现0～1GHz的低噪声信号。

该设计方案种有三个注意事项：

第一，为什么刚才说“同相对频率稳定度的频率信号”？在刚才的信号框图中，必须注意，两个产生信号的锁相环的输入参考频率必须来自一个晶振，这样把两个信号源和混频器连在一起看，就相当于一个大的锁相环，它的输出信号和输入信号的相对频率稳定度是一样的，这样，只要选择一个温度补偿型高稳定度的参考晶振，那么，最后得到的输出信号的相对频率稳定度这个指标是很不错的。

第二，为什么要选择2～3GHz与2GHz来差频？其实，选择3～4GHz与3GHz来差频，或4～5GHz与4GHz来差频，都可以，但是绝对不能2GHz以下。这个我们要分析一下，混频后输出的信号，而且这些信号是通过滤波来选取0～1GHz这个频段的信号的，其实，2GHz是一个最低的频率，设计滤波器几乎无法实现。设上面的两个PLL的输出信号分别为f1＝2.1～3.1GHz，f2＝2.1GHz，并且都是正弦波，根据混频器原理，从频域来看，将产生一系列的频率：fout＝mf1±nf2，具体输出的频率有：

f1-f2=0“1GHz
f1+f2=4.2”5.2GHz
2f2-f1＝1.1“2.1GHz
2f1－f2＝2.1”4.1GHz
f1＝2.1～3.1GHz
f2＝2.1GHz
…

这样，在频谱上，所需的信号就被分离出来了，采用滤波器就可以选择出有用的信号了0～1GHz的信号了。

第三，抑制小数分频器相位噪声的∑－△技术

随着大规模集成电路的发展，出现了小数分频技术。利用小数分频的PLL频率合成技术，解决了单环数字频率合成器中高的鉴相频率和低的频率间隔之间的矛盾，但这种直接的小数分频技术却带来了严重的小数杂散，引起了相位噪声的恶化。为了解决这个矛盾，以前通常采用模拟相位内插的方法来抑制相位噪声和寄生信号，但是这种抑制的效果很有限，这种模拟的方案很难达到1%抑制效果，很不理想。后来，人们提出了一种纯粹数字的方案，这就是∑－△调制技术。∑－△调制技术主要由取样、噪声整形和数字滤波三个部分组成，实现了抑制小数N分频带来的噪声，而小的频率分辨率主要依赖电路的速度。

∑－△调制技术的原理：对信号进行取样后，噪声的功率谱幅度降低，并通过一个对输入呈低通滤波、对量化噪声呈高通滤波的噪声整型器，将量化噪声的绝大部分移到信号的频带之外，而采用取样移出的噪声不会与信号频谱叠加，从而通过简单的滤波有效的抑制。

这个技术对于抑制小数分频器产生的噪声效果很好，本设计中选用的芯片CX72300就是采用这项技术的集成锁相环芯片。

锁相环相位噪声简单分析

锁相环路的噪声来源主要有两类：一类是与信号一起进入环路的，如输入噪声和谐波，另一类是环路的部件产生的。锁相环电路的组成部件都会不同程度的引入相位噪声。具体说来，影响因素有：N分频器引起的噪声，鉴相器的噪声（与鉴相频率有关），锁相环的噪声基低和热噪声，电荷泵的噪声，压控振荡器的噪声，以及环路滤波器中电阻引起的噪声等，其中压控振荡器是内部噪声的主要来源。计算相位噪声的数学模型中考虑的因素越多，该模型越精确，但计算就越复杂。关于这一部分的论述很多，也很详细，我只简单的说一下，以下与设计关系比较大的几个影响，以便指导该设计。

与信号一起进入环路的输入噪声和谐波，PLL环路对其起到了一个低通滤波的作用，主要参数是等效噪声带宽（BL）。压控振荡器也是噪声的一个主要来源，PLL环路对VCO引入的噪声起到了高通滤波的作用。

要考虑锁相环芯片的噪声基底，这是选择锁相环芯片的一个参考因素。N分频器也会影响环路内的相位噪声，相位噪声随着N的变化，可以视为20lgN放大作用。电荷泵鉴相器的工作频率也会影响PLL输出相位噪声，可以用10Lg（Fcomp）来描述。

具体模块的实现

1.2～3GHz信号的产生模块

该模块采用加拿大的Skyworks公司生产的单片集成锁相环路芯片CX72300来实现，它的特点是小频率间隔（可小于100Hz，由于它18位的小数分频）、低相位噪声（可达-90dbc/Hz，由于它使用了∑－△技术）和宽频带，外接环路滤波器和VCO可构成高性能宽频带锁相频率合成器。这些主要得益于18位的∑－△技术下的小数数字式低噪声分频器。CX72300合成器有一频率功率控制电路，在频率变化太快或太慢时，能帮助环路滤波器管理压控振荡器，可以加快环路捕获时间。

此外，压控振荡器选用中国电子集团十三研究所的HE486B，它采用硅超突变结变容管调谐，频带宽，可以达2～3GHz；利用硅双极管振荡，相位噪声低，典型值为－95dBc/Hz。

滤波器采用三阶无源低通滤波器，滤波器设计主要有考虑负反馈所涉及的稳定问题，也就是常常说的相位裕度，但是其它的因素诸如滤波效果、噪声和锁定时间也要考虑进去。这种用于电荷泵锁相环的滤波器的拓扑结构是固定的，见下面ADF4113三阶无源低通滤波器。

设计的参考频率是16MHz，参考分频比从132开始（2112MHz），到195（3120MHz），小数位取最大位（保证频率间隔尽可能小）。通过单片机，输入对应的控制字，那么基于cx72300的PLL就可以输出对应的频率。

2.本振信号的产生模块（2GHz）

本设计采用了使用Analog器件公司提供的锁相环芯片ADF4113，它的最大输出频率为4GHz，噪声性能很好（PN1Hz为-217）。为了降低相位噪声，淘汰了原来的芯片ADF4360－2，虽然这款芯片内置VCO，可以让整个这一模块的设计简单很多，但是，它内置的VCO噪声性能不好，而且VCO是噪声的一个重要来源。所以，为了整体相位噪声性能，改用ADF4113，VCO从新挑选。

另外，如上面所说，参考频率共用CX72300的参考频率，以降低相位噪声。

环路滤波器的仍选择三阶无源低通滤波器，具体各个电容电阻大小使用公司网站上提供的仿真软件ADISimPLL来确定，这样就省了计算滤波器的元件参数，相当方便。具体如下：

3.混频器使用LinearTechnology凌特公司的有源双平衡混频器LT5512，它的RF，IF，LO工作频带宽（0.1～3GHz），相互的隔离度高，含有使能引脚可以开关芯片。输出的信号用合适的低通滤波器，把0～1GHz的信号和其它高频信号分开，就可以得到想要频率。需要注意的是该器件在本例中工作频率很高，所有涉及高频的器件必须使用贴片的，本设计中的涉及高频的电容电阻电感都使用0805封装。其他模块的电路也一样。

结束语

通过对PLL频率合成器的深入研究，结合使用了直接模拟式频率合成方案，本文给出了一种低噪声宽频带的高性能的频率合成器。它的输出频率0～1GHz，包括了绝大多数电子设备的频率，因此，它将作为一款多用表的频率基准。