英特尔IEDM 2025：关注晶体管供电技术难题

每一年IEDM（IEEE国际电子器件会议），英特尔都会披露自己在制造上的前瞻技术。可以说，IEDM是英特尔的“技术秀场”，这些技术都是未来几年甚至是十几年芯片制造的重点。随着芯片的制程逐渐缩小至2nm及以下，我们需要面临的问题越来越多了，这些论文便是关注这些重点难题，并逐一突破。

前几年，英特尔及英特尔代工（Intel Foundry）的重点主要在封装、互连和晶体管本身上。而在今年，英特尔又瞄准了晶体管背后一项很重要但鲜被关注的问题——供电问题。

三种材料，解决供电难题

对于先进半导体制造来说，晶体管不断缩小的同时，保持稳定的供电是很难的。英特尔代工在IEDM上展示了了三种前景光明的MIM堆叠材料，分别是铁电铪锆氧化物（HfZrO/HZO）、二氧化钛（TiO2/TiO）和钛酸锶（SrTiO₃/STO），可用于去耦电容。

三种材料的方案在不牺牲可靠性指标（如漏电、电容漂移、击穿电压）的前提下，相比当前先进技术实现了电容值的大幅提升。本研究证明了在下一代先进CMOS工艺中，一系列稳定、低漏电的MIM电容密度增强技术具有相当的应用潜力。

从参数来看，这些MIM新材料可实现每平方微米60至98飞法拉（fF/μm²）的平面电容值，相较于目前的先进技术，实现了大幅度的提升，同时，它们在可靠性上也表现卓越，，不影响电容漂移和击穿电压等指标，漏电水平比业界目标低1000倍。

所谓MIM电容指的是“金属-绝缘体-金属”组成的三明治结构的电容，其绝缘层很多采用的是High-k（高k）材料提高电容密度，Top层和Bottom层是标准制程的金属层，中间的一层特殊金属连接High-k层。

铁电铪锆氧化物（HfZrO）本身在FRAM、神经拟态计算方面是热门材料，其在纳米尺度下保持铁电性，同时与CMOS工艺具有良好兼容性。英特尔代工利用HZO铁电材料的自发极化特性，在纳米级尺度下实现高介电常数。

二氧化钛（TiO₂）是一种典型的n型半导体，具有较高的电阻率（约10¹⁵ Ω·cm），广泛应用于光催化、光电转换和环境治理等领域。英特尔代工利用TiO优异的介电性能和热稳定性，实现了更好的供电效果。

钛酸锶（SrTiO₃）是一种量子顺电钙钛矿材料，因其潜在的强电光效应和压电效应，被广泛关注于低温光学、量子信息处理、光子开关以及空间机械系统等领域。与传统铁电材料如铌酸锂、钽酸锂、钛酸钡和锆钛酸铅相比，STO在低温下仍能保持显著非线性光学和机械响应，具有可调性强、电光系数高、与芯片工艺兼容等优点。英特尔代工利用其钙钛矿结构材料，在深沟槽中展现出卓越的电容密度。

根据英特尔代工的说法，这些材料可通过原子层沉积（ALD）在深沟槽结构中实现均匀且可控的薄膜生长，从而显著改善界面质量，并提升器件可靠性。

300mm GaN-on-Si Chiplet技术

氮化镓（GaN）在半导体领域的地位一直很高，从材料特性来看，其具备的潜力可能比碳化硅（SiC）要高。而在几个月前，在GaN领域最重要的消息莫过于Imec 联合 AIXTRON、GlobalFoundries、KLA、Synopsys、Veeco 启动新研发计划，将GaN-on-Si功率器件从200mm扩展至300mm（12 英寸）晶圆平台，这意味着GaN的规模化制造时代离了。

英特尔代工也展示了业界领先的基于300毫米硅基氮化镓（GaN-on-Silicon）工艺的芯粒技术，面向高性能、高密度、高效率的电力电子以及高速射频电子（RF Electronics）应用。

该芯粒技术具备以下特点：

薄度业界领先的氮化镓芯粒：该芯粒是基于硅衬底仅 19微米（µm）厚，经过完整工艺处理、削薄并切割的 300毫米硅基氮化镓晶圆制造而成。

业界领先的功能完备、片上集成的CMOS数字电路库：从逻辑门、多路复用器、触发器到环形振荡器，全部基于单片集成的氮化镓 N型金属氧化物半导体高电子迁移率晶体管（GaN N-MOSHEMT）与硅基 P沟道金属氧化物半导体场效应晶体管（Si PMOS） 工艺实现。

可靠性测试表现优异：在时间依赖介质击穿（TDDB）、正偏置温度不稳定性（pBTI）、高温反向偏压（HTRB）以及热载流子注入（HCI）等测试中取得了有前景的结果，表明该 300毫米GaN MOSHEMT技术能够满足所需的可靠性指标。

其他的关键技术：MoS2、TMDs刻蚀、功能测试

除了上述技术，英特尔代工也在IEDM 2025上探讨了很重要的一些前沿技术。

首先是探讨二维材料（如二硫化钼MoS₂）在未来能否取代硅，用于微型化的晶体管。二维沟道在接近微缩极限的互补场效应晶体管（CFET）结构中，可能在性能上超越硅。然而，在层状范德华（vdW）沟道与栅氧化层之间形成高质量界面，仍然是二维场效应晶体管的一大挑战。

英特尔和维也纳工业大学（Technical University of Vienna）的研究人员全面测试了两种晶体管技术的稳定性与可靠性：平面和GAA场效应晶体管。这两种器件都采用单层（1-L）二硫化钼（MoS₂）沟道，并使用非晶态氧化铪（HfO₂）栅极堆叠结构：平面结构的HfO₂厚度为4.3 nm，GAA结构为4.5 nm。然而，GAA是微缩的二维场效应晶体管，具有纳米级尺寸，可观测到单个原子电荷俘获事件。这些测试结果将有助于更好地理解氧化层内部以及沟道/绝缘体界面处的陷阱物理机制（trap physics）。

其次是实现了二维场效应晶体管中的选择性边缘工艺。英特尔与IMEC合作，利用过渡金属二硫族化物（TMDs）两个较少被利用的特性（其一是在某些湿法刻蚀剂中表现出的极高化学稳定性，其二是其独特的各向异性范德华结构），实现了对氧化物帽层的选择性凹陷刻蚀，并在300毫米试生产线中制造了具有类镶嵌（damascene）型顶接触的二维场效应晶体管，器件包括单层二硫化钨（WS₂）、单层二硫化钼（MoS₂）以及多层二硒化钨（WSe₂）。此外，这项技术还扩展应用于替换氧化物堆叠结构，并通过液体插层方法实现了层间的选择性去除，将顶栅的电容等效厚度从2.5 nm降低到 1.5 nm。该成果构成了二维集成的三个全新的基础技术模块。

最后，展示了传统制造测试遗漏的关键缺陷。多项行业研究表明，由制造缺陷引起的静默数据错误（SDE）或其他形式的静默数据损坏（SDC），可能会在大规模部署于数据中心的系统级芯片（SoC）设备中发生。虽然结构化测试技术（如扫描测试）是制造测试的重要组成部分，但为了满足云数据中心对质量的要求，还必须执行基于系统的功能测试。本研究分享了从多代的服务器SoC中获得的结果，这些结果说明了使用大量多样化功能测试的重要性，例如英特尔Data Center Diagnostic Tool测试套件中所包含的功能测试，用于筛查那些在运行中表现为静默数据错误的缺陷。