高性能 SiC MOSFET 技术装置设计理念

合适的设备概念应允许一定的设计自由度，以便适应各种任务概况的需求，而无需对处理和布局进行重大改变。然而，关键性能指标仍然是所选器件概念的低面积比电阻，与其他列出的参数相结合。图 1 列出了一些被认为必不可少的参数，还可以添加更多参数。

图 1：必须与 SiC MOSFET 的性能指标（左）进行平衡的所选参数（右）

重要的验收标准之一是设备在其目标应用的操作条件下的可靠性。与现有硅器件世界的主要区别在于，SiC 元件在更高的内部电场下工作。相关机制需要仔细分析。它们的共同点是，器件的总电阻由漏极和源极接触电阻的串联定义，包括靠近接触的高掺杂区域、沟道电阻、JFET 区域的电阻以及漂移区电阻（见图 2）。请注意，在高压硅 MOSFET 中，漂移区明显主导着总电阻；在 SiC 器件中，该部件可以设计为具有如上所述的显着更高的电导率。

图 2：平面 DMOS SiC MOSFET 草图（左）和垂直沟槽 TMOS SiC MOSFET 以及电阻相关贡献的相应位置

关于关键 MOSFET 元件 SiC-SiO 2界面，必须考虑与硅相比的以下差异：

与 Si 相比，SiC 具有更高的单位面积原子表面密度，从而导致悬空 Si- 和 C- 键的密度更高；位于界面附近的栅氧化层中的缺陷可能出现在能隙中，并充当电子的陷阱[1]。

热生长氧化物的厚度很大程度上取决于晶面。

与 Si 器件相比（MV 而不是 kV），SiC 器件在阻断模式下工作在更高的漏极感应电场下，这需要采取措施限制栅极氧化物中的电场，以维持阻断阶段氧化物的可靠性 [2 ]。另请参见图 3：对于 TMOS，关键点是沟槽角，对于 DMOS，关键点是单元的中心。

由于势垒高度较小，与 Si 器件相比，SiC MOS 结构在给定电场下表现出更高的 Fowler-Nordheim 电流注入。因此，界面 SiC 侧的电场必须受到限制 [3,4]。

上述界面缺陷导致沟道迁移率非常低。因此，它们导致沟道对总导通电阻的贡献很大。因此，SiC 相对于硅的漂移区电阻非常低的优势由于高沟道贡献而被削弱。克服这一困境的一种观察到的方法是增加在导通状态下施加在氧化物上的电场，或者用于导通的更高的栅极源极（V GS）偏置或者相对薄的栅极氧化物。所施加的电场超过了硅基 MOSFET 器件中通常使用的值（4 至 5 MV/cm，而硅中为 3 MV/cm）。导通状态下氧化物中如此高的磁场可能会加速磨损，并限制筛选剩余的外在氧化物缺陷的能力[1]。

    图 3：左图：平面 MOSFET（半电池）的典型结构，显示了两个关于氧化物场应力的敏感区域。右图：沟槽 MOSFET（半电池）的典型结构，关键问题是沟槽拐角处的氧化物场应力。

基于这些考虑，很明显，SiC 平面 MOSFET 器件实际上对氧化物场应力有两个敏感区域，如图 3 左侧部分所示。首先，讨论的是电场区域中反向模式的应力其次，靠近漂移区和栅极氧化物之间的界面，其次是在导通状态下受应力的栅极和源极之间的重叠。

导通状态下的高电场被认为更危险，因为只要必须保证导通电阻性能，就没有适当的器件设计措施可以减少导通状态下的场应力。英飞凌的总体目标是结合低 R DSon由 SiC 提供的工作模式使该部件在众所周知的安全氧化物场强条件下运行。因此，我们决定放弃 DMOS 技术，从一开始就专注于基于沟槽的器件。远离具有高缺陷密度的平面表面，转向其他更有利的表面取向，可以在低氧化物场下实现低沟道电阻。这些边界条件是转移硅功率半导体领域建立的质量保证方法的基线，以保证工业和汽车应用中预期的 FIT 率。

图 4：CoolSiCMOSFET 单元结构示意图

CoolSiC MOSFET 单元设计旨在限制导通状态和截止状态下栅极氧化物中的电场（见图 4）。同时，提供了具有吸引力的 1200 V 级特定导通电阻，即使在批量生产中也可以以稳定且可重复的方式实现。低导通电阻确保驱动电压电平仅为V GS= 15 V 与足够高的栅源阈值电压（通常为 4.5 V）相结合，成为 SiC 晶体管领域的基准。该设计的特殊功能包括通过自对准工艺将通道定向为单一晶体取向。这确保了的沟道迁移率和窄的阈值电压分布。另一个特点是深 p 沟槽在中心与实际 MOS 沟槽相交，以允许狭窄的 p+ 到 p+ 间距尺寸，从而有效屏蔽下部氧化物角。