Qorvo E1B SiC模块：成就高效功率转换系统的秘密武器

作者：Mike Zhu 来源：Qorvo半导体

在功率转换中，效率和功率密度至关重要。每一个造成能量损失的因素都会产生热量，并需要通过昂贵且耗能的冷却系统来去除。软开关技术与碳化硅（SiC）技术的结合为提升开关频率提供了可能；从而能够缩减暂存能量和用于平滑开关模式转换器输出无源元件的尺寸及数量，还为转换器构建了减少发热量并由此使用更小散热片的基础。

对于传统的硅基功率晶体管而言，一些效率和频率上的改进得益于功率转换器设计中从简单硬开关向软开关架构的转变。这种工艺技术的变革之所以重要，是由于尽管硅技术在提高开关频率和改善效率方面取得了长足进步，但SiC使得软开关技术得以更为有效地应用。

硬开关和软开关之间的主要区别在于，软开关减少或消除了功率晶体管在开通和关断阶段默认电压及电流条件下的损耗。图1展示了一个零电压开通（ZVS）技术的典型示例；其用于消除开通时的开关损耗。在电源开关中，其余的主要损耗包括传导损耗和关断时的开关损耗。随着开关频率的增加，电压和电流的同步摆动会导致显著的损耗。从概念上讲，软开关通过调整电压和电流摆动的时序来减少或消除损耗；但“软开关”这一术语实际涵盖了设计师用来限制损耗的多种技术。

图1，ZVS软开关波形及不同开关阶段半桥电路的主要能量损耗来源

零电压开通（ZVS）是开通阶段最广泛使用的软开关形式；它遵循一个简单的核心原理：在电流能自由通过晶体管沟道之前，减少漏极和源极间的电压。在开通之前，输出电容也被充电到与漏-源电压相同的水平；输出电容是漏-源电容和栅-漏电容之和。为利用ZVS带来的优势，需要将这些存储的电荷清除至负载中，以避免在开通时漏-源电压下降和漏-源电流上升同时发生而导致的损耗。理想情况下，当晶体管沟道两端的电压较低（已接近零）时，电流开始上升。

尽管ZVS的广泛应用解决了开关转换器中最重要的损耗源头问题，但如果设计师要充分利用更高频率的工作优势，还需要密切关注其它损耗源。一些应用正暴露出传统设计中一些效率低下的问题。诸如大型语言模型等领先AI应用对加速器的要求越来越高，导致这些加速器的工作温度接近IC封装的承热极限；PCB上的每个器件都要消耗数百瓦的功率。其结果是，向承载多核微处理器、图形处理单元和专用AI加速器的高密度机架所提供的电量急剧增加。

功率需求已达到一个临界点；其中功率转换器需要为机架式系统提供高达8kW的电力。在此过程中，它们将从数百伏的交流或直流馈电中取电，并以高电流水平将其转换为48V电压，以便分配给各个处理器群。这要求功率转换器兼具高效率和高密度，并需要承受600V或更高电压浪涌的故障。由于ZVS软开关将开通开关损耗降至接近0，因此在ZVS软开关应用中，功率半导体的主要损耗变为传导损耗。这使得导致下一个关键效率损失的原因成为关注点：即电流通过时晶体管沟道中电阻所引起的传导损耗。

理想情况下，功率转换器中的导通电阻应尽可能低。工艺上的改进已帮助硅超结器件满足了这些需求；但设计师如今可以利用碳化硅（SiC）等宽带隙技术，在400V至800V母线电压的应用中充分利用更低电阻所带来的优势。

碳化硅（SiC）在高密度功率转换器中的一个首要优势在于，它能够以极低的RdsA（单位面积导通电阻）支持高击穿电压；这对于数据中心的部署十分关键，因为数据中心的配电电压需要足够高，以防止在电源电缆上产生过大的电阻损耗。

然而，并非所有的SiC器件都完全相同。用SiC的等效器件替换硅超结MOSFET以充分利用效率和功率密度方面的改进，似乎是一个诱人的选择。基于SiC的设计还带来了其它机会，使得将MOSFET结构替换为能够大幅降低导通电阻的结构变得更具价值。对此，结型场效应晶体管（JFET）结构提供了关键优势。它具有概念上更简单的结构（如图2中右下部分所示）；此外，得益于载流子无需先通过类似MOSFET的沟道再进入连接至漏极的n型漂移区，因而能够实现更低的整体电阻。这让导通电阻更接近由击穿电压所决定的理论极限值；使得JFET与MOSFET相比，在击穿电压方面能提供更高的安全裕量，同时每单位面积的导通电阻更低。

图2，SiC MOSFET与用于共源共栅电路SiC JFET的截面比较

JFET在功率电路中应用较少使用的一个原因是它作为一种常开型器件，需要负电压才能完全关断。通过使用共源共栅结构，可以实现更类似于MOSFET（常关）的控制。这种结构将SiC JFET与低压硅基MOSFET串联。在共源共栅结构中采用低电压硅基器件，如图2右上部分所示，可最大限度地减小整体运行电阻；均衡的设计使得MOSFET对总导通电阻的贡献小于10%。因此，可以将MOSFET和JFET融合在单一封装中，以便于集成和设计——Qorvo将这种设备类型称为SiC FET；它与SiC MOSFET有着明显的区别。

通过使用低电压硅基MOSFET将控制栅极与JFET分离，可以避免通常会降低基于MOSFET设计性能的其它折衷。栅极控制的解耦使得可以在不牺牲SiC性能的前提下优化栅极电压及其相关电荷。标准的SiC MOSFET通常需要较高的栅极电压，往往接近20V，以确保在整个工作温度范围内的正确运行。与JFET结合的共源共栅架构使得使用较低的栅极电压（0V至12V）成为可能，这有助于减少栅极电荷，而栅极电荷正是在开关过程中产生损耗的另一个潜在来源，尤其是在轻负载时对于具有高开关频率的软开关应用。

在共源共栅配置中结合使用JFET和硅基MOSFET，进一步带来了通过降低米勒电容（即栅极到漏极电容，Cgd）来提高效率的机会。高电容会对MOSFET的开关速率产生不利影响。共源共栅结构所实现的改进同样提升了密度，因为它们使得开关频率可以高于传统硅基器件的实用水平。

尽管ZVS避免了开通损耗，但仍然存在死区时间；在此期间没有功率输出。这种死区时间在硅基设计中可长达300ns；它减少了每个周期内可用于导通状态的时长比例，从而限制了最大可用开关频率。在500kHz的开关频率（周期为2μs）下，开通和关断边缘的死区时间各为300ns，占整个开通周期的30%。相比硅超结MOSFET，SiC JFET的输出电容降低了10倍，从而显著缩短了所需的死区时间并提高了频率。

十分重要的一点是，不应忽视在关断阶段降低损耗的机会，因为这在转向SiC技术后可能更具优势。如果不使用额外的电路，当晶体管关断时，电流和漏-源电压将同时变化，会导致类似于硬开关在开通阶段的损耗。然而，快速关断除了减少关断开关损耗，也会在设备漏-源端引入高关断电压尖峰和振铃。

控制关断漏-源电压尖峰和振铃有两种常见方法。一种是使用高栅极电阻（Rg）来降低器件开关速度；另一种方法是利用低栅极电阻和漏-源RC缓冲器电路来抑制VDS尖峰及振铃。一个常见的误解是认为使用缓冲器的效率很低；然而，对于如LLC谐振或相移全桥等经常使用ZVS开关技术的拓扑结构来说，采用缓冲器比高栅极电阻更为高效。在ZVS软开关应用中，添加的漏-源缓冲电容不会产生任何开通损耗。漏极与源极间额外的缓冲电容与低栅极电阻相结合，在互补续流器件关断时的dv/dt转换中提供了更高的位移电流。这进一步减少了关断电流和电压之间的重叠；相较于仅使用高栅极电阻，可更大幅度降低关断开关损耗。通过这种方法，我们能够在不牺牲器件开关速度的情况下抑制VDS振铃；而如果采纳高栅极电阻的设计策略，则需要牺牲器件开关速度。

图3，E1B模块在VDS = 800V、IDS = 100A时的关断波形：（a）Qorvo UHB100SC12E1BC3-N（1,200V、100A E1B模块），带缓冲器（660pF、4.7Ω、Rgoff 2.2Ω）；（b）厂商A的1,200V 100A模块，带缓冲器（660pF、4.7Ω、Rgoff 2.2Ω），（c）厂商A的1,200V 100A模块，不带缓冲器（Rgoff 5Ω）



图4，在VDS = 800V、IDS = 100A条件下，E1B模块关断开关损耗的DPT测试结果：（a）厂商A的1,200V 100A模块，带缓冲器（660pF、4.7Ω、Rgoff 2.2Ω）和不带缓冲器（Rgoff 5Ω）的对比；（b）Qorvo UHB100SC12E1BC3-N（1,200V、100A E1B模块），带缓冲器（660pF、4.7Ω、Rgoff 2.2Ω），和厂商A带缓冲器模块（660pF、4.7Ω、Rgoff 2.2Ω）的对比

一项以800V母线电压和100A负载电流进行的双脉冲测试表明，为厂商A的SiC MOSFET模块添加缓冲器后，损耗迅速降低了50%。而结合使用Qorvo基于JFET的器件与缓冲器，可使关断开关损耗进一步降低74%。这使得开关速率得以提高三倍，并推动外部无源组件尺寸的减小。以图5所示的50kW PSFB（相移全桥）仿真为例，关断开关损耗减少74%使得结温相应降低10%。最终，更佳的热性能带来更小的散热片和冷却结构；两者的结合，共同实现了转换器体积的缩减。

图5，50kW移相全桥FET损耗仿真；应用条件：50kW、800V Vin、400V Vout、150kHz、死区时间150ns、散热器温度75°C

尽管软开关技术有诸多复杂性，但SiC技术为其优化使用创造了机会。对于需要高效率和高密度的设计，则可以跳出基于MOSFET经典结构的束缚来实现其目标。