74hc138译码器是什么

众所周知，译码器(decoder)是一类多输入多输出组合逻辑电路器件，其可以分为：变量译码和显示译码两类。 变量译码器一般是一种较少输入变为较多输出的器件，常见的有n线-2n线译码和8421BCD码译码两类;显示译码器用来将二进制数转换成对应的七段码，一般其可分为驱动LED和驱动LCD两类。

译码是编码的逆过程，在编码时，每一种二进制代码，都赋予了特定的含义，即都表示了一个确定的信号或者对象。把代码状态的特定含义“翻译”出来的过程叫做译码，实现译码操作的电路称为译码器。或者说，译码器是可以将输入二进制代码的状态翻译成输出信号，以表示其原来含义的电路。

译码器的种类很多，但它们的工作原理和分析设计方法大同小异，其中二进制译码器、二-十进制译码器和显示译码器是三种最典型，使用十分广泛的译码电路。 译码器 二进制码译码器，也称最小项译码器，N中取一译码器，最小项译码器一般是将二进制码译为十进制码;

代码转换译码器，是从一种编码转换为另一种编码;显示译码器，一般是将一种编码译成十进制码或特定的编码，并通过显示器件将译码器的状态显示出来。

74hc138译码器

74138是一种3线—8线译码器 ，三个输入端CBA共有8种状态组合(000—111)，可译出8个输出信号Y0—Y7。这种译码器设有三个使能输入端，当G2A与G2B均为0，且G1为1时，译码器处于工作状态，输出低电平。当译码器被禁止时，输出高电平。74ls138译码器时间波形的电路，使用的虚拟仪器为数字信号发生器和逻辑分析仪。数字信号发生器在一个周期内按顺序送出两组000—111的方波信号。

74HC138是一款高速CMOS器件，74HC138引脚兼容低功耗肖特基TTL(LSTTL)系列。74HC138译码器可接受3位二进制加权地址输入(A0, A1和A2)，并当使能时，提供8个互斥的低有效输出(Y0至Y7)。

74HC138特有3个使能输入端：两个低有效(E1和E2)和一个高有效(E3)。除非E1和E2置低且E3置高，否则74HC138将保持所有输出为高。

74HC138是高速硅栅CMOS解码器，适合内存地址解码或数据路由应用。74HC138 作用原理于高性能的存贮译码或要求传输延迟时间短的数据传输系统,在 高性能存贮器系统中,用这种译码器可以提高译码系统的效率。将快速赋能电路用于高速存贮器时,译码器的延迟时间和存贮器的赋能时间通常小于存贮器的典型存取时间,这就是说由肖特基钳位的系统译码器所引起的有效系统延迟可以忽略不计。HC138 按照三位二进制输入码和赋能输入条件,从8 个输出端中译出一个 低电平输出。

两个低电平有效的赋能输入端和一个高电平有效的赋能输入端减少了扩展所需要的外接门或倒相器,扩展成24 线译码器不需外接门;扩展成32 线译码器,只需要接一个外接倒相器。在解调器应用中,赋能输入端可用作数据输入端。

74hc138的功能

74HC138译码器可接受3位二进制加权地址输入(A0, A1和A2)，并当使能时，提供8个互斥的低有效输出(Y0至Y7)。74HC138特有3个使能输入端：两个低有效(E1和E2)和一个高有效(E3)。除非E1和E2置低且E3置高，否则74HC138将保持所有输出为高。利用这种复合使能特性，仅需4片74HC138芯片和1个反相器，即可轻松实现并行扩展，组合成为一个1-32(5线到32线)译码器。任选一个低有效使能输入端作为数据输入，而把其余的使能输入端作为选通端，则74HC138亦可充当一个8输出多路分配器，未使用的使能输入端必须保持绑定在各自合适的高有效或低有效状态。

74HC138原理图

以上便是138译码器的原理图。其中，在芯片第4、5引脚处，标识符G2A和G2B上面有一横杠，这个意思是代表此端口输出低电平有效(可见，4、5引脚连接的是GND)，而第6引脚连接的VCC。

74HC138译码器可接受3位二进制加权地址输入(A，B和C)，并当使能时，提供8个互斥的低有效输出(Y0~Y7)。74HC138特有3个使能输入端：两个低电平有效(G2A、G2B)和一个高有效(G1)。除非G2A和G2B置低且G1置高，否则74HC138将保持所有输出为高。

138译码器的作用

74HC138译码器可接受3位二进制加权地址输入(A0，A1和A2)，并当使能时，提供8个互斥的低有效输出(Y0至Y7)。

74HC138特有3个使能输入端：两个低有效(E1和E2)和一个高有效(E3)。除非E1和E2置低且E3置高，否则74HC138将保持所有输出为高。

利用这种复合使能特性，只需要4片74HC138芯片和1个反相器，就可以实现并行扩展，组合成为一个1-32(5线到32线)译码器。

任选一个低有效使能输入端作为数据输入，把其余的使能输入端作为选通端，则74HC138就可以充当一个8输出多路分配器，未使用的使能输入端必须保持绑定在各自合适的高有效或低有效状态。

74HC138与74HC238逻辑功能一致，只不过74HC138为反相输出。

CD74HC138，CD74HC238和CD74HCT138，CD74HCT238是高速硅栅CMOS解码器，适合内存地址解码或数据路由应用。

74HC138作用原理于高性能的存贮译码或要求传输延迟时间短的数据传输系统，在高性能存贮器系统中，这种译码器有助于提高译码系统的效率。

将快速赋能电路用于高速存贮器时，译码器的延迟时间和存贮器的赋能时间通常小于存贮器的典型存取时间，即由肖特基钳位的系统译码器所引起的有效系统延迟可以忽略不计。

HC138按照三位二进制输入码和赋能输入条件，从8个输出端中译出一个低电平输出。

两个低电平有效的赋能输入端和一个高电平有效的赋能输入端，减少了扩展所需要的外接门或倒相器，扩展成24线译码器不需外接门;扩展成32线译码器，只需要接一个外接倒相器。

在解调器应用中，赋能输入端可用作数据输入端。

138译码器的应用

1、输出低电平信号

当一个选通端(E1)为高电平，另二个选通端((/E2))和(/E3))为低电平时，可将地址端(A0、A1、A2)的二进制编码在Y0至Y7对应的输出端以低电平译出。输出为Y0至Y7的非，比如：A2A1A0=110时，则Y6输出端输出低电平信号。

2、级联24线与32线译码器

利用E1、E2和E3可级联扩展成24线译码器，如果外接一个反相器，则可以级联扩展成32线译码器。

3、做数据分配器

将选通端中的一个作为数据输入端时，74LS138可以作为数据分配器使用。

4、扩展内存

138译码器用在8086的译码电路中，可以用来扩展内存。

74LS138芯片的基本情况和使用注意事项：

1、74LS138 为3 线-8 线译码器，共有 54/74S138和 54/74LS138 两种线路结构型式，其74LS138工作原理如下：当一个选通端(G1)为高电平，另两个选通端(/(G2A)和/(G2B))为低电平时，可将地址端(A、B、C)的二进制编码在一个对应的输出端以低电平译出。下图是它的原理结构图以及真值表：

无论从逻辑图还是功能表我们都可以看到74LS138的八个输出管脚，任何时刻要么全为高电平1—芯片处于不工作状态，要么只有一个为低电平0，其余7个输出管脚全为高电平1。如果出现两个输出管脚在同一个时间为0的情况，说明该芯片已经损坏。

2、71LS138有三个附加的控制端、和。当、时，输出为高电平(S=1)，译码器处于工作状态。否则，译码器被禁止，所有的输出端被封锁在高电平，如表中所示。这三个控制端也叫做“片选”输入端，利用片选的作用可以将多篇连接起来以扩展译码器的功能。