应对摩尔定律的挑战，Cadence推出Integrity 3D－IC

1965年，戈登摩尔在准备计算机存储器发展报告时，发现芯片晶体管数量的增长与时间呈现规律的正相关性，并将这一发现发表在当年第35期《电子》杂志上。他当时也许并没有想到，这是他一生中，甚至是半导体历史上最为重要的一篇论文。

为了使摩尔定律更为准确，在摩尔定律发现后10年，1975年的时候，摩尔又做了一些修改，将翻番的时间从一年调整为两年。虽然摩尔经过了谨慎的修改，但他一定没有想到这个定律能够准确发展数十年之久。

正是因为这个定律，“摩尔定律”带来了显著的经济学效益，芯片价格的不断下降，带动了整个信息产业的蓬勃发展。“实际上从2014年起，摩尔定律的经济曲线就已经开始停滞甚至向下了。”Cadence 公司数字与签核事业部产品工程资深群总监刘淼解释道，“这主要是由于采用FinFET工艺，掩膜层数增加，成本也随之上升。”

Cadence公司数字与签核事业部产品工程资深群总监 刘淼

为了解决摩尔定律的挑战，业界开始出现了后摩尔时代的解决方案，包括：“More Moore （深度摩尔）”做的是想办法沿着摩尔定律的道路继续往前推进；“More than Moore （超越摩尔）”做的是发展在之前摩尔定律演进过程中所未开发的部分；“Beyond CMOS （新器件）”做的是发明在硅基CMOS遇到物理极限时所能倚重的新型器件。

“More Moore的成本无法显著降低，所以迎接后摩尔时代，业界开始从系统角度进行成本及性能优化，比如系统级封装及堆叠技术。”刘淼说道。

刘淼表示，作为芯片开发基石的EDA供应商，始终要走在产业最前沿，比如近年来才开始火热的多个小芯片（Multi-Chiplet）封装技术，Cadence早在1980年就开始推出支持系统级封装的工具。值得一提的是，Cadence于2010年开始研发的2.5D技术，而今2.5D技术已经被市场广泛采纳。

从二维走向三维，系统的复杂度骤然提升

刘淼表示，2D向3D的转变，连线可以更短，延迟更低，性能更高，封装尺寸更小，良率更高，因此生产成本可以显著降低。但是与此同时散热、功耗、EMI、寄生参数等由于引入了三维概念，会带来设计复杂度和成本的攀升。

刘淼具体解释道，目前3D IC设计挑战主要包括：首先是高效的设计聚合与管理，其中分为裸片放置与BUMP规划，SoC团队与封装团队缺乏效率沟通，缺少统一管理的数据库；其次是系统级验证，具体包括跨芯片/Chiplet及封装的热分析，3D STA签核Corner的“爆炸性”增加以及系统级裸片间的连接验证。

刘淼指出，目前行业现有的3D解决方案大多数都是点工具，彼此间脱节，因此很难实现早期的研究及反馈，同时点工具的设计方法学也会导致堆叠中单个裸片的过度设计，从而造成高昂的成本。

Cadence推平台化工具

为了应对这一挑战，Cadence宣布推出Integrity 3D-IC 平台。这是业界首款完整的高容量 3D-IC 平台，将设计规划、物理实现和系统分析统一集成于单个管理界面中。Integrity 3D-IC 平台支持了Cadence 第三代 3D-IC 解决方案，客户可以利用平台集成的热、功耗和静态时序分析功能，优化受系统驱动的小芯片（Chilet）的功耗、性能和面积目标（PPA）。

Integrity 3D-IC平台具有如下几个关键能力：

1、单一的、高容量的三维设计规划和实施平台，可以支持Foundry厂所有类型的3D-IC堆栈
2、具有与Cadence Virtuoso设计环境和Allegro封装协同跨平台设计能力。
3、流程管理器用于设置早期的功率/热分析、跨chiplet的静态时序分析和彼此间的物理验证。
4、系统规划器可以为系统级设计提供独特的分层规划和优化能力。
5、可以通过与Cadence的Innovus Implementation System 进行基于TCL的实时直接集成，实现完整的堆栈管理、芯片到封装的信号映射以及BUMP和TSV规划。
6、高效的同质堆叠芯片2D到3D的映射流程，支持内存与逻辑或者逻辑之间的3D映射。
7、高效的数据库，用于每层的分层多级表示。
8、用户界面简单易用，配有流程管理工具的强大的用户管理界面，为设计师提供统一的交互方式，执行相关的系统级3D系统分析流程。

Integrity具有设计规划、流程管理、协同设计以及多工艺技术库等多项优势

刘淼特别强调了Innovus Implementation System，这项技术是Cadence拜访中国客户时所获得的启发。客户需要一个可以2D与3D映射的工具，但市场上没有。于是刘淼和邓利群两个人就这个创意向美国研发部门汇报，得到肯定后，用了一年半时间将此工具完善，二人也申请了相关专利。“这主要得益于Cadence一直以来同时坚持客户和技术导向并举的研发策略，同时也正是由于Cadence在中国投入了相当多的研发能力，我们才可以更好地与客户交流，并且服务于他们。”刘淼说道。

如示意图所示，Innovus Implementation System独特的Mixed Placement混合放置技术，可以从2D设计中分离出存储器块，并自动将其划分为两层，该流程支持用户控制、可以选择性的进行分层。

彻底改变3D-IC的设计方法学

在Integrity 3D-IC集成，同时又是模块化的设计环境下，3D IC的开发可以和2D平面开发流程变得一致，既可以支持从下至上的设计流程将Chiplet进行整合，同样也可以支持自上而下的方法学，先通过系统规划，再分割成Chiplet进行设计。

通过各类工具及通用的分层多技术数据库支持，Integrity 3D-IC可以实现在芯片和封装技术中无缝地传递数据进行分析，同时也能够单独实现针对每个Chiplet的分析。

即便每个Chiplet都完成了签核，但是在进行3D堆叠设计后，还需要对整体的光电磁力热进行分析与反馈，因此Integrity通过支持整体和局部的设计与抽象，可快速达成系统级的签核收敛。

刘淼以布局布线举例道，某位客户在2.5D时手动画HBM与SoC的绕线，大概要花费两周时间，而采用Cadence的工具后，只需要2分钟就可以解决。

获得客户广泛认可

目前，Integrity已经得到了多家客户的采用，根据Cadence给出的公开资料，三个企业的芯片开发相关人员分别从自动化设计分区、系统级分析以及中阶层布线的三个角度，对Integrity 3D-IC给与了肯定。

Imec（比利时微电子研究中心）3D 系统集成项目高级 Fellow 兼项目总监Eric Beyne表示：“得益于和Cadence 的长期合作，IMEC成功找到了设计分区的自动化方法，以创建最优的 3D 堆叠。根据我们研究团队在多核高性能设计结果，Cadence Integrity 3D-IC 平台将存储器集成在逻辑流程，实现了跨芯片（cross-die）设计规划、设计实现和多 Die 的 STA。”

Lightelligence Inc. 创始人兼首席执行官沈亦晨博士表示：“针对构建异构多芯片堆叠设计，拥有一个完全集成的设计规划和实现系统非常重要，该系统可以在单一工具环境内支持多个工艺节点技术。Cadence Integrity 3D-IC 平台提供了集成了设计实现和早期系统级分析功能的统一数据库方案，包括时序签核和电热分析。它帮助我们使用光学计算技术加速 AI 设计，实现下一代创新。”

SaneChips封装与测试部研发负责人孙拓北表示：“构建具有多个小芯片 Chiplet 的 2.5D/3D-IC 设计要求越来越高，比如与硅中介层技术连接的逻辑芯片和高带宽存储器等。为了满足我们的性能标准，需要在考虑到位置、屏蔽和系统完整性要求的同时，进行自动化的中阶层布线，并按照构建逐步修正（correct-by-construction）。Cadence Integrity 3D-IC 平台将优化的中阶层设计实现和系统分析完美集成，提供快速、完整的系统分析，使我们能够提供满足超大规模计算和 5G 通信应用的内存带宽需求的设计。” 

集成化平台是EDA的未来

纵观如今三大EDA厂商发展史，每一家的并购活动都非常丰富，而这些被并购企业大多数都是具有独特点工具的小型企业。EDA的并购并不是简单的商业并购，而是通过获得一系列独有的点工具，并结合自身强大的设计平台及工具研发整合能力，满足客户不断提升的系统级开发需求。

以此次发布的Integrity 3D-IC平台为例，在数字技术之上同时集成了系统、验证及IP功能。广泛的解决方案支持软硬件协同验证，通过由Palladium Z2和Protium X2平台组成的Dynamic Duo系统动力双剑实现全系统功耗分析。平台同时支持基于小芯片的PHY IP互联，实现面向延迟、带宽和功耗的PPA优化目标。Integrity 3D-IC平台支持与Virtuoso设计环境和Allegro技术的协同设计，通过与Quantus Extraction Solution提取解决方案和Tempus Timing 签核 Solution时序签核解决方案提供集成化的IC签核提取和STA，同时还集成了Sigrity技术产品，Clarity 3D Transient Solver，及Celsius Thermal Solver热求解器，从而提供集成化的信号完整性/功耗完整性分析（SI/PI），电磁干扰（EMI），和热分析功能。

试想一下，随着设计复杂度越来越高，如果没有集成化平台的产品，工程师开发所需求的点工具将呈现指数级上升，无论是接口还是彼此数据互通，都将是一项巨大挑战，更不用说系统级的设计与验证。

也正是如此，Cadence很早以前就提出了智能系统设计战略中。为了推动未来的技术和产品，全球最具创新能力的公司需要从芯片、IP、封装到系统的端到端的解决方案，以便满足严苛的设计要求，开发出卓越的产品。Cadence的智能系统设计战略正是为了应对这些挑战，具体划分为设计卓越、创新系统设计以及普适智能三大方面。其中设计卓越是Cadence的核心竞争力，包括EDA和IP等直接与芯片设计相关技术；创新系统设计则包括了系统分析、嵌入式原型验证以及PCB设计与分析在内的，从芯片到封装，再到板级与软件的整体性能和安全优化方案；普适智能则是利用大数据与人工智能分析为基础的智能决策解决方案。

作为未来十年的重要战略部署，Integrity 3D-IC正是其创新系统设计与分析中的最重要一环。