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基于开关电容ADC实现抗锯齿滤波器的精密设计

关键词:开关电容 ADC 滤波器

时间:2021-04-07 16:39:24      来源:网络

高采样速率模数转换器(ADC)通常用在现代无线接收器设计中,以中频(IF)采样速率采集复数调制的信号。这类设计通常都选用基于 CMOS 开关电容的 ADC,因为它们的低成本和低功耗特点很吸引人。但这类 ADC 采用一种直接连接到采样网络的无缓冲器的前端,这样就会出现驱动 ADC 的放大器的输入跟踪和保持阻抗随时间变化的问题。

高采样速率模数转换器(ADC)通常用在现代无线接收器设计中,以中频(IF)采样速率采集复数调制的信号。这类设计通常都选用基于 CMOS 开关电容的 ADC,因为它们的低成本和低功耗特点很吸引人。但这类 ADC 采用一种直接连接到采样网络的无缓冲器的前端,这样就会出现驱动 ADC 的放大器的输入跟踪和保持阻抗随时间变化的问题。为了有效地驱动 ADC,使噪声最低和有用信号失真最小,必须设计一种无源网络接口帮助抑制宽带噪声,并对跟踪阻抗和保持阻抗进行变换以便为驱动放大器提供更好的负载阻抗。针对几种常见的 IF 频率,本文中提出了一种谐振匹配方法,用于将跟踪和保持阻抗转换为比较容易计算的负载,从而实现抗锯齿滤波器的精密设计。

开关电容 ADC

开关电容 ADC 不带缓冲器,以便能降低功耗。这种 ADC 的采样保持放大器电路(SHA)主要包括一个输入开关、一个输入采样电容器、一个采样开关和一个放大器。如图 1 所示,输入开关直接连接驱动器和采样电容器。输入开关闭合时(跟踪模式),驱动器电路驱动输入电容器,当此模式结束时,输入电容器开始对输入信号进行采样(捕获)。而当输入开关断开时(保持模式),驱动器被输入电容器隔离。ADC 的跟踪模式周期和保持模式周期大约相等。


图 1 连接到放大器驱动器的开关电容 ADC 简化输入模型
 

图 2AD9236 在跟踪和保持两种模式下的不同输入频率

在 SHA 的跟踪模式期间和保持模式期间,ADC 输入阻抗的状态是不同的,这就很难使 ADC 的输入阻抗与驱动电路之间始终匹配。因为 ADC 只能在跟踪模式期间检测输入信号,所以在此期间输入阻抗应与驱动电路匹配。输入阻抗与频率的关系主要由采样电容器和信号通路中所有的寄生电容决定。为了精确地匹配阻抗,了解输入阻抗和频率的关系是非常必要的。图 2 为 AD9236 在输入频率高达 1GHz 时的输入阻抗特性。
 
蓝色曲线和红色曲线分别表示 ADC 输入 SHA 网络在跟踪和保持模式下输入电容阻抗的虚部(对应右边的纵坐标)。在小于 100MHz 时,电容阻抗的虚部从跟踪模式下的大于 4pF 变化到保持模式下的 1pF。输入 SHA 网络在跟踪和保持模式下的输入阻抗实部分别用橙色和绿色曲线表示(对应左边的纵坐标)。正如预期的那样,与保持模式相比,跟踪模式下的阻抗值要低得多。带缓冲器输入的 ADC 阻抗在整个标称宽带内都保持恒定,而开关电容 ADC 的输入阻抗在最初的 100MHz 输入带宽内会产生很大变化。
 
阻抗谐振匹配方法

为了有效地将有用信号耦合到 ADC 的理想奈奎斯特(Nyquist)区内,必须要彻底了解 ADC 在有用频率范围内的跟踪和保持阻抗。有几家 ADC 制造商已经提供了供网络分析使用的散射参数和(或)阻抗参数。输入阻抗数据可用于设计阻抗变换网络,其有助于捕获有用信号并抑制其他频率范围内的无用信号。
 
如果知道了任何输入系统的差分输入阻抗,那么有可能设计出一个具有低信号损耗的电抗匹配网络。输入阻抗可以用复数 ZIN=R+jX 表示,其中 R 表示输入阻抗中的等效串联电抗,X 表示虚串联电抗,这样就可以找到一个将这种复数阻抗变换成负载的等效网络。通常,输入阻抗被等效成一个并联 RC 网络。为了找到一个等效的 RC 并联网络,我们可以利用下述公式将阻抗转换为导纳。(1)
 
有许多软件程序可以计算复数的倒数,例如 Matlab 和 MathCad,甚至像 Excel 的较新版本都有此功能。
 
IF 采样和奈奎斯特区考虑

只有当有用信号或频率处于第一奈奎斯特区内时才会进行基带采样。但是,有些转换器可以在高于第一奈奎斯特区的频域内采样,这被称作欠采样或是 IF 采样。图 3 示出如何用相对于 80MHz 采样频率(Fs)的 140MHz 中频来定义 ADC 的奈奎斯特区,信号实质上处于第四奈奎斯特区内。IF 频率的镜像频率可以映射到第一奈奎斯特区,这就好像在第一奈奎斯特区看到一个 20MHz 的信号一样。还应该注意到大多数 FFT 分析仪,例如 ADCAnalyzerTM,只能分析第一奈奎斯特区或 0~0.5Fs 的 FFT。因此,如果有用频率高于 0.5Fs,那么镜像频率可被映射到第一奈奎斯特区或者常说的基带。如果杂散频率也在可用带宽内,这样就会使事情变得复杂。


图 3 奈奎斯特区的定义

那么,当 ADC 偏离采样频率 0.5Fs 时怎能满足奈奎斯特准则呢?这里重述 WaltKester 在 ADI 高速 IC 研讨会技术资料中介绍的“奈奎斯特准则”,即信号的采样速率必须大于等于其带宽的两倍,才能保持信号的完整信息,该准则也可见式(2)。
 
FS》2FBW(2)

其中,Fs 表示采样频率,FBW 表示最高有用频率。这里的关键是要注意有用频率的位置。只要信号没有重叠并且留在一个奈奎斯特区内,就可以满足奈奎斯特准则。唯一不同的是有用频率的位置从第一奈奎斯特区到了高阶奈奎斯特区。
 
IF 采样已经越来越受欢迎,因为它允许设计工程师去除信号链中的混频级电路。这样就能提高性能,因为减少了信号链中元件总数量,实际上降低了引入系统的附加噪声,从而进一步提高系统总的信噪比(SNR)。在某些情况下,这样做还可以提高无杂散动态范围性能(SFDR),因为消除了混频级电路会降低本地振荡器(LO)通过混频器引起的泄漏。
 
在进行 IF 采样时,对高频抗锯齿滤波器(AAF)的设计是相当重要的。在大多数情况下,AAF 被设计在有用频带内的中心。在 IF 采样应用中,恰当的滤波器设计是至关重要的,以便低奈奎斯特区内的低频噪声不会落入有用频率所在的高阶奈奎斯特区。而且,不良的滤波器设计会导致在本底噪声的基带镜像出现过多的噪声。图 4 显示了抗锯齿滤波器的阻带衰减特性。
 
很显然,系统动态范围和带通滤波器的阶数有直接的关系。此外,系统的阶数还依赖于系统的分辨率。分辨率越低,本底噪声就越高,信号具有的混频效应就越小,因此对系统的阶数要求就越低。但是,有些高阶滤波器可能会在通带中产生较多的纹波,这会对系统的性能起到反作用,因为其引发了相位失真和幅度失真。总之,在设计抗锯齿滤波器时必须非常小心。
 
抗锯齿滤波器设计

抗锯齿滤波器有助于减少无用奈奎斯特区中的信号内容,否则会产生带内信号混频从而降低动态性能。通常采用 LC 网络设计抗锯齿滤波器,而且必须要明确规范源阻抗和负载阻抗,以便获得要求的阻带特性和通频带特性。通常采用切比雪夫(Chebyshev)或巴特沃斯(Butterworth)多项式定义滤波器的传递函数。有几种滤波器设计程序有助于简化这个问题,例如 NuHertzTechnologies 公司的 FilterFree4.0 或 AgilentTechnologies 公司的 ADS。另外,可以使用滤波器设计手册来找到归一化的原型滤波器参数值,然后根据要求的截止频率和负载阻抗按适当比例进行设计。图 5(a)中提供了一个四阶的归一化原型滤波器实例。该滤波器遵循切比雪夫多项式,针对 5:1 的负载和源阻抗比,理论上可提供小于 0.5dB 的纹波。对于 144MHz 的截止频率和 600W 的负载阻抗,其单端等效网络如图 5(b)表示。大多数高速 ADC 都能够利用差分输入接口完成高动态范围 IF 采样。因此有必要将单端网络转换为如图 5(c)所示的差分网络。在转换为最终的差分网络时,串联阻抗实质上被减半了(见图 5(d))。值得一提的是,试图建立印制电路板(PCB)寄生元件模型以便选择最佳的 L 和 C 值是很明智的做法。最终实现的网络采用了比理论值稍低的电感值,以便适应电路印制线的串联电感。应该注意的是图 5(c)中的负载现在用图 5(d)中的 ADC 接口代替,包括一个分流电感器和共模偏置电阻器。偏置电阻为每个差分输入端提供所需的直流偏置,并且与原来的跟踪阻抗和谐振分流电感器结合起来共同为负载提供滤波器。
 
考虑网络的品质因数 Q 是很重要的。负载和源阻抗的比例越大,就越需要注意元件 Q 值和布线的寄生效应。通常需要采用一些经验性的反复试验法来优化网络接口,以达到噪声和失真性能的最佳组合。采用能精确地捕获实际 L 和 C 寄生效应的元件模型对网络响应进行仿真是较为合适的。
 
测试性能

上例中的电路设计提供了优良动态性能(见图 6)。应该注意在有和没有适当设计接口网络两种情况下 SFDR 和总谐波失真的差异。谐振分流电感器转换了 ADC 的原始阻抗,从而为滤波器提供可预测的负载阻抗。另外,分流电感有助于吸收所有的低频闪烁噪声和 DC 失调,不然它们会破坏 0Hz 频率附近的本底噪声。抗锯齿滤波器有助于抑制高频宽带噪声,不然它们会造成带内混频,而且它还有助于抑制驱动放大器输出端出现的高频谐波。这样就为工作在 140MHz 中心频率的高 IF 采样接收器提供了一种合适的解决方案。整个 2MHz 带宽内频率响应的均匀性小于±0.2dB,并且其组延时小于 10ns。


图 6 在 140MHz 频率下用 AD82370 驱动 AD9236 前后的波形

图 7 提供了一个低频率案例。该解决方案适合于可用带宽为 5MHz 的双倍向下变频 IF 采样设计,其群延时小于 100ns,通带纹波小于±0.25dB。在这种案例中,采用 AD8351 差分放大器驱动 14bit,65Msps 的 AD9244CMOSADC。还可以将同样的设计方法用于先前的案例,会使级联本底噪声改进 6dB 以上,而 SFDR 可以提高 10dB 以上。

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