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复杂处理器的上电时序设计

关键词:处理器 上电时序 处理器

时间:2018-05-17 10:18:14      来源:ZLG致远电子

为确保芯片能可靠的工作,应用处理器的上下电通常都要遵循一定时序, 本文以i.MX6UL应用处理器为例,设计中就必须要满足芯片手册的上电时序、掉电时序,否则在产品使用时可能会出现以下情况,第一,上电阶段的电流过大;第二,器件启动异常;第三,最坏的情况会对处理器造成不可逆的损坏。可见,上下电时序对于确保系统的可靠运行起着重要的作用。

为确保芯片能可靠的工作,应用处理器的上下电通常都要遵循一定时序,以i.MX6UL应用处理器为例,设计中就必须要满足芯片手册的上电时序、掉电时序,否则在产品使用时可能会出现以下情况,第一,上电阶段的电流过大;第二,器件启动异常;第三,最坏的情况会对处理器造成不可逆的损坏。可见,上下电时序对于确保系统的可靠运行起着重要的作用。以下对i.MX6UL的电源框图进行说明,然后对其上电时序、掉电时序电路设计进行介绍。

一、i.MX6UL上下电时序要求

上电时序:

1. VDD_SNVS_IN 必须单独或与VDD_HIGH_IN 一起(短接)上电,在这之后其他电源才能上电。

2. 如果使用纽扣电池为VDD_SNVS_IN 供电,请确保在开启任何其他电源之前将其连接。

3. 应在VDD_SOC_IN 之前开启VDD_HIGH_IN。

掉电时序:

1. VDD_SNVS_IN 必须单独或与VDD_HIGH_IN 一起(短接)下电,在这之前其他电源必须全部完成下电。

2. 如果使用纽扣电池为VDD_SNVS_IN 供电,请确保在关闭任何其他电源之后将其移除。

二 、i.MX6UL电源管理单元-PMU

三、要点分析

1. 从i.MX6UL电源管理单元图可知,最先供电的VDD_SNVS_IN管脚是作为内部LDO_SNVS的输入,其输出电压VDD_SNVS_CAP是向SNVS模块及实时时钟模块OSC32K供电。 如需在掉电情况下保持RTC,则VDD_SNVS_IN需单独进行供电,否则可以与VDD_HIGH_IN接一起。VDD_SNVS_IN设计中可预留纽扣电池方案,以满足掉电保持实时时钟的应用需求,但如果使用纽扣电池为VDD_SNVS_IN 供电,请确保在开启任何其他电源之前将其连接。

2. 由前面上电时序可知,VDD_HIGH_IN可与VDD_SNVS_IN电源一起最先上电。在系统需要掉电保持实时时钟的情况下,由于VDD_HIGH_IN功耗较高,因此在保持实时时钟的情况下,需要将该两路电源需要分开处理。可利用SNVS电源域下的控制信号PMIC_ON_REQ使能后上电的电源模块,以达到上电的时序要求,如下图所示。

3. 由上电时序可知,VDD_SOC_IN上电时序要迟于VDD_HIGH_IN,因此在电路设计中,可使用VDD_HIGH_IN电源芯片的控制信号使能VDD_SOC_IN的电源,如下图所示为使用VDD_HIGH_IN供电芯片的PG信号使能VDD_SOC_IN供电芯片的使能管脚。

使用DCDC_3V3_PG控制VDD_SOC_IN电源使能管脚以满足VDD_HIGH_IN上电先于VDD_SOC_IN的要求,如下图所示。

4. 根据掉电时序要求,掉电优先顺序只要满足 VDD_SNVS_IN最后掉电即可。设计中加入相应的可控掉电电路,可使后级的滤波电容快速放电从而实现掉电的先后顺序,如下图所示为DCDC_3V3的掉电电路,DCDC_3V3为VDD_HIGH_IN供电。工作原理:系统掉电后,PMIC_ON_REQ由高电平变为低电平,从而使DISCHG_EN信号变为高电平,从而使DCDC_3V3电流通过电阻R734及MOS管Q705导通到GND, VDD_SOC_IN电压通过DISCHG_EN信号控制MOS管Q707快速掉电,如下图所示。

i.MX6UL上电时序波形如下图所示,其中VDD_SOC_IN为内核电压-1.35V。

i.MX6UL掉电时序波形如下图所示。

上下电时序完整波形图如下图所示。

M6G2C采用i.MX6UL处理器,满足芯片手册严格的上下电时序,是一款工业控制核心板,采用 Freescale Cortex-A7 528MHz主频的处理器,以先进的电源管理架构带来更低功耗。标配8路UART、2路USB OTG、2路CAN-Bus、2路以太网等接口;标配128/256MB DDR3和128/256MB NAND Flash、硬件看门狗;通过严格EMC和高低温测试,确保核心板在严酷的环境下稳定工作。

 

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